- 30 Апр 2025
- 2 802
- 1 171
С целью снижения стоимости памяти для ИИ представлен стандарт SPHBM4.
JEDEC выпустила новую спецификацию, чтобы снизить цены на сверхдорогую память HBM. SPHBM4 объединяет микросхемы DRAM HBM4 с «узким» 512-битным интерфейсом вместо более привычного для таких чипов 1024- или 2048-битного. Реализация «широких» интерфейсов занимает значительную площадь, а также требует дорогостоящих межсоединений и передовых технологий упаковки вроде CoWoS от TSMC.
Для компенсации эффекта более узкого интерфейса SPHBM4 поддерживает значительно более высокие скорости передачи данных, от 22,4 ГТ/с (гигатрансферов в секунду) до 46,0 ГТ/с. Хотя новый стандарт не поможет решить проблему дефицита DRAM, он может немного удешевить высокоскоростную память, поскольку позволяет подключать стеки без сложной упаковки и с использованием недорогих органических подложек.
